40G PCB konsepsyon ak gid routage

1. Enpedans karakteristik

Liy microstrip enprime (kouch sifas): Z=65Ω ± 10%;

Enprime stripline (kouch enteryè): Z=50Ω ± 10%; revèy diferans sèl -enpedans te fini nan tè: 50Ω, enpedans diferans: 100Ω.

2. Rekòmandasyon pou lajè tras: siyal lajè tras=6 mils, lajè tras=4.5 mils pou tras difisil-pou-route tras, lajè tras pouvwa/tèren=15 mils oswa 30 mils selon sitiyasyon an.

3. Rekòmandasyon Stackup: Gade nan Stackup konsepsyon referans CS1999 la. Epesè tablo: 2.4 ± 0.2mm. Nimewo a rekòmande nan kouch pa ta dwe depase 16-18.

4. BGA chip pin vias: Pou broch ki pa itilize yo, kenbe plon an -out vias otank posib, eksepte pou sa ki afekte routage.

1. Kalite ekipman pou pouvwa sitou gen ladan sa ki annapre yo:

• P48V/N48V, 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A), 3V3

(10A), ak 5V2N (3A), VDDQ, VTT, ak VREF; sa yo se ekipman pou pouvwa dijital.

• 3V3A, VCCTX_1/2, 1V2A_1/2: sa yo se pwodiksyon analòg ekipman pou pouvwa pa modil lineyè pouvwa.

2. Pou 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A), ak 3V3 (10A), konsidere kapasite aktyèl la nan vias yo lè konekte broch pwodiksyon modil pouvwa a nan kouch splitter pouvwa a ki baze sou nivo aktyèl la.

Li rekòmande pou ajoute avyon ranpli korespondan sou kouch siyal miltip alantou broch korespondan yo, ak Lè sa a, sèvi ak plizyè vias konekte kouch yo dirije aktyèl la nan kouch pouvwa korespondan an.

3. CS1999, FPGA, ak modil optik yo gen plizyè ekipman pou pouvwa analòg. Sa yo jeneralman bay lè l sèvi avèk ekipman pou pouvwa lineyè oswa atravè filtraj LC. Tout ekipman analòg pouvwa mande pou divize pouvwa. Rekòmande divize pouvwa analòg: fann sou kouch siyal la, ak kouch anwo ak pi ba adjasan yo oblije siyal tè.

Pwovizyon pouvwa sa yo mande pou divize:

1) CS1999 ekipman pou pouvwa analòg:

STX0_VDD, STX1_VDD, SRX0_VDD, SRX1_VDD, HTX0_VDD, HTX1_VDD, HRX0_VDD,

HRX1_VDD, SFI5_VDD_DVR, HTX_VDD_DVR.

2) FPGA:

VCC_PLL_OUT1/2/3, VCCA_3V3_1, 2, VCCTX_1/2, 1V2A_1/2, VCCP_1/2.

3) Modil optik: 5V, 3V3, 1V8, 5V2N, ak lòt ekipman pou pouvwa analòg yo bay nan filtraj LC . 4) ​​Lòt: Tout ekipman pou pouvwa apre inductor L.

4. Tout vias aktyèl pou induktè 1008PS yo ta dwe konfòme yo ak egzijans 3A a, ak tout lòt moun ki gen 1A.

5. Avyon tè

Sa a gen ladan tè siyal ak tè chasi.

Yo ta dwe mete yon avyon tè chasi alantou chak kouch siyal epi konekte ak priz korespondan an.

6. Pandan routage, avyon TAB yo pou tout chips konvèsyon pouvwa LDO (LT1963AEQ, LT1764EQ, LP3883ES) dwe defini epi konekte ak avyon korespondan yo. Zòn an kwiv dissipation chalè yo ta dwe ogmante kòmsadwa, epi yo ta dwe ajoute yon avyon kwiv simetrik sou bò dèyè (zòn nan ka pi gwo ke posib si Layout la pèmèt). Konekte avyon sa yo ak pouvwa korespondan oswa avyon tè atravè plizyè vias pou fasilite dissipation chalè. Definisyon plan TAB pou chak chip se jan sa a:

LT1963A/LT1764/LP3883: TAB=GND (tè).

7. Pou pouvwa CS1999 ak separasyon tè a, tanpri al gade nan dosye aktyèl layout pou tablo evalyasyon an.

1. Konsepsyon ak aplike selon dyagram lojik la. Kondansateur dekouplage yo ta dwe egalman espace pou chak aparèy. Ti -kondansateur valè yo ta dwe mete pi pre broch pouvwa yo ke posib, ak gwo -kondansateur polarite yo ta dwe mete alantou chip la.

2. Chak nan de FPGA yo gen senk broch, K7/T7/Y4/AD7/AK7. Konekte yon rezistans ekstèn 2.00kΩ ak tè. Kenbe tras sa yo lwen lòt sous entèferans. Sèvi ak yon bag tè pou izole tras sa yo nan lòt liy.

3. Kondisyon jeneral koneksyon kondansateur dekouplage: routage pad kondansateur la jan yo montre anba a:

1. Kondisyon Jeneral pou Siyal Diferans:

• Longè yo nan pè diferans dwe estrikteman matche, ak yon erè maksimòm de<10 mil. All signal lines, except those with length requirements, should be as short as possible.
• Differential pairs should be kept as close together as possible (but to ensure impedance, a 6 mil line width and 6/9 mil spacing is recommended). Spacing between them should be >15 mil, and spacing between them should be >30 mil.
• Pè diferans yo ta dwe achemine sou menm kouch la pou minimize vias ak chanjman kouch (eksepte kote rezistans matche yo konekte, se sèlman tèminal sous ak destinasyon yo ka chanje kouch atravè vias).
• Lè avyon pouvwa yo divize, siyal diferans adjasan sou menm avyon pouvwa a pa ka travèse patisyon yo.
• Pou revokasyon ak rezistans matche, metòd koneksyon rezistans matche yo montre nan figi ki anba a. Chwazi youn nan metòd sa yo pou koneksyon.

Longè tras yo ta dwe tou swiv dyagram nan.

Pou liy diferans ak kondansateur seri, kondansateur yo nan pè diferans lan dwe mete sou menm bò a (jeneralman tou pre tèminal yo) epi yo gen longè tras matche. Lè w ap itilize kouple AC pou revèy PECL, rezistans ekstèn nan sous la konekte jan yo montre nan figi ki anba a.

2. siyal revèy

• Revèy diferans

Gen ladann siyal sa yo:

Revèy 622M a gen twa pè: MSA_RXREFCLK_P/N, MSA_TXREFCLK_P/N, ak CS1999_REFCLK_P/N.

Revèy 156M a gen uit pè: IF_REFCLK1/2_P/N, XAUI_REFCLK1/2_P/N,

FPGA1/2_CORECLK_P/N, ak CS1999_IL_REFCLK1/2_P/N.

Pou egzijans routage ak matche pou siyal sa yo, gade pi wo a. Kenbe tras revèy diferans yo pi lwen lòt liy siyal ke posib, espesyalman tras paralèl. Chak pè diferans pa bezwen menm longè ak lòt pè diferans, men longè maksimòm lan pa ta dwe depase 15cm. Siyal revèy LVTTL sèl -fini

Gen ladann siyal sa yo: SRAM_CLK, TCAM_CLK

Siyal sa yo ta dwe dirije osi kout ke posib, anjeneral mwens pase 3cm epi pa pi long pase 5cm. Seri 25 ohm rezistans yo ta dwe pi pre ke posib nan pikèt sous chip (FPGA).

3. SFI5 Siyal Entèfas

Yo itilize siyal sa a pou transmisyon done gwo -vitès (3.125G) ant modil optik la ak CS1999 la, ki gen ladan tou de resevwa ak transmèt siyal yo.

Siyal yo montre nan tablo ki anba a.

1) Sèvi ak kouch siyal anba apwopriye pou minimize longè tras souch; sèvi ak ark oswa viraj 45 degre lè w ap fè wout.

2) Via Règ: Retire tout kousinen sou kouch entèn nan tout vias (konsève sèlman kousinen sou kouch koneksyon an).

3) Gade nan CS1999 referans konsepsyon Layout dosye yo pou routage detaye ak atravè rekòmandasyon paramèt.

4) Evite routage resevwa ak transmèt pè diferans sou menm kouch la.

4. Siyal entèfas Interlaken: siyal sa yo itilize pou transmisyon done gwo -vitès (3.125G) ant CS1999 ak FPGA. Menm jan ak SFI5, yo genyen de gwoup: resevwa ak transmèt. Siyal yo montre nan tablo ki anba a.

Pou enfòmasyon sou routage, al gade nan kondisyon pou routage siyal SFI5.

5. XAUI siyal yo

Itilize pou transmisyon siyal gwo -vitès ant FPGA ak priz ZD backplane la.

1) Longè tras ki konekte ak priz ZD a ta dwe<5" (including the total length of the traces at both ends of the series capacitor). The actual trace length should be as short as possible to minimize backplane trace length control. There are eight groups of signals:

LINE0_XAUI_RXDAT_P/N_<3.0>se yon siyal diferans 4-pè 3.125G;

LINE1_XAUI_RXDAT_P/N_<3.0>se yon siyal diferans 4-pè 3.125G;

LINE0_XAUI_TXDAT_P/N_<3.0>se yon siyal diferans 4-pè 3.125G;

LINE1_XAUI_TXDAT_P/N_<3.0>se yon siyal diferans 4-pè 3.125G;

LI NE2_XAUI_RXDAT_P/N_<3..0>se yon siyal diferans 4-pè 3.125G.

LINE3_XAUI_RXDAT_P/N_<3..0>se yon siyal diferans 4-pè 3.125G.

LINE2_XAUI_TXDAT_P/N_<3..0>se yon siyal diferans 4-pè 3.125G.

LINE3_XAUI_TXDAT_P/N_<3..0>se yon siyal diferans 4-pè 3.125G.

2) Chak pè liy diferans yo ta dwe gen yon tolerans longè mwens pase 10 mil. Chak pè nan kat pa estrikteman oblije gen longè egal, men tolerans la ta dwe minimize ak longè a kenbe pi kout ke posib.

3) Pou routage, al gade nan kondisyon routage siyal SFI5.

6. 700M LVDS siyal yo

Itilize pou transmisyon siyal gwo-vitès ant de FPGA. Gen ladan kat gwoup sa yo:

Resevwa ak transmèt pè diferans yo pa ta dwe achemine sou menm kouch la. Lòt liy diferans yo ta dwe swiv kondisyon jeneral.

7. HSTL siyal yo

Siyal ki konekte U1 (NL3300) ak IC2 yo se siyal HSTL-1 ki opere nan apeprè 200MHz. Tanpri wout yo selon kondisyon jeneral HSTL routage.

1) 50 Ω rezistans revokasyon yo pou siyal yo bidireksyon TCAM_DBUS [0:71] ak siyal yo unidireksyon CAM_CLK ak TCAM_IBUS yo ta dwe mete pi pre U1 ke posib, ak liy souch yo ta dwe pi kout ke posib. Jan yo montre nan figi ki anba a, li rekòmande pou swiv routage (a). Si routage difisil, swiv routage (b), kenbe longè branch rezistans revokasyon an ak distans ki genyen ant pwen replikasyon an ak peny U1 la pi kout ke posib.

2) Gwoup siyal sa yo dwe egal longè, ak yon erè nan<100 mil:

TCAM_CLK, TCAM_CLKO, TCAM_IBUS[7:0], TCAM_DBUS[71:0], TCAM_HITACK,

TCAM_VALID, TCAM_RDACK

3) VTT kondansateur filtre CP1 jiska CP10 yo ta dwe respire distribye alantou rezistans yo revokasyon.

8. 100M Siyal Ethernet

1) Sa ki anba la yo se pè siyal diferans, ak menm kondisyon routage kòm siyal diferans jeneral.

100M_RD+/-, 100M_TD+/-, BACK_100M_TD+/-, BACK_100M_RD+/-, 100M_TX+/-,

100M_RX+/-, RJ_100M_TD+/-, RJ_100M_RD+/-.

2) Siyal sa yo pa siyal diferans, men chak gwoup dwe egal longè:

MII_TX_CLK, MII_TXD<3.0>, ak MII_TXEN yo gwoupe ansanm, ak yon erè nan<1cm.

MII_RX_CLK, MII_RXD<3.0>, MII_RXEN, MII_RXER, MII_RX_CRS, ak MII_RX_COL gwoupe ansanm, ak yon erè nan<1cm.

9. Side Scan Route Route

a) TMS signal routing direction: Side Scan 2x5 socket -> FPGA1 (IC3) ->FPGA2 (IC4)

b) TCK direksyon siyal routage se menm jan ak TMS.

10. Kontwole siyal otobis yo:

Gen ladan LOCAL_AD[31:0], LOCAL_ACK, LOCAL_RW, LOCAL_RDY, LOCAL_STB, ak LOCAL_ALE.

Konekte chak gwoup otobis nan yon mòd daisy-chèn.

11. Lòt Siyal Otobis Done yo:

Pou tout lòt siyal otobis gwoupe yo pa mansyone pi wo a, asire ke chak gwoup otobis pa diferan anpil (kenbe menm lòd nan grandè) epi yo gen longè ki pi kout posib.

Endikatè yo oblije parèt sou panèl la gen ladan twa endikatè pouvwa ak estati sistèm ak twa endikatè estati koòdone 40G.

Pozisyon relatif endikatè yo sou panèl la montre nan figi ki anba a.

Relasyon ki koresponn ant limyè endikatè panèl yo ak LED yo sou dyagram lojik la se jan sa a:

Tanpri mete limyè endikatè yo dapre pozisyon relatif ki anwo yo ak relasyon korespondan yo.